Асновы прафесійнай СБИС лічбавага дызайну

Edureka

Апісанне праграмы

Read the Official Description

Асновы прафесійнай СБИС лічбавага дызайну

Edureka

Стаць прасунутым карыстальнікам Verilog / System-Verilog Hardware Description Language: Вывучаюць ключавой сінтаксіс мовы і практычныя сцэнары выкарыстання, што дазваляе студэнтам стварыць функцыянуе лічбавай дызайн, імітаваць дызайн і зразумець рэалізацыю варот ўзроўню дызайну шляхам сінтэзам нас.

Аб курсе

  1. Глыбокае разуменне ўсіх звычайна выкарыстоўваюцца Verilog / SystemVerilog канструкцый, умацаваных на аснове дэталёвага аналізу мадэлявання з выкарыстаннем спецыяльна распрацаванага эталоннага кода.

  2. Ўстойлівыя метады праектавання ў бок павышэння надзейнасці, прадукцыйнасці, магутнасці, плошчы і наладжвальнасць, якія з'яўляюцца ключом да пабудовы паспяховай кар'еры ў галіне дызайну VLSI.

  3. Labs / міні-праектаў, распрацаваных у напрамку распрацоўкі сістэмнага падыходу да праектавання, кіруючыся выразнымі інструкцыямі, якія спалучаюць скрін-шоты і парады экспертаў.

  4. Прагрэсіўныя практыкаванні рэалізацыі канструкцыі з простых прыкладаў на адносна больш складаныя, кожны з якіх звязаны з простай SystemVerilog стварэнне тэст-стэнд для праектавання здаровае праверкі.

  5. Базавы сінтэз і брамныя-практыкаванні схематычнага спісу злучэнняў аналізу, якія дапамагаюць у пабудове перспектывы апаратнай рэалізацыі на вяршыні навыкаў HDL кадавання 6. Прыклад з дызайн-аўтаматызацыі з дапамогай Perl і практыкаванні, якія забяспечваюць рывок з праграмаваннем на Perl.

Мэты курса

Пасля паспяховага завяршэння курсу, студэнт будзе: (1) Мець глыбокія веды і эталонныя прыклады на SystemVerilog кадавання канструкцый.

(2) дасягненне больш глыбокага разумення ключавых аспектаў, звязаных з: → RTL кадавання меркаванняў → патрабаванні Гадзіннік → Гадзіннік стробирования → Timing аналіз → Скід → Сінхранізацыя → канчатковых аўтаматаў → Упраўленне харчаваннем (3) Стварэнне гуку дасведчанасці аб асновах: → дызайн для выпрабаванні і вытворчасці (DFTM) → Power-Performance-Area (PPA) Кампрамісы → Bus пратаколаў і тыповых сігналы бакавога дыяпазону → стандартных інтэрфейсаў прамысловасці IP MMR на аснове AMBA APB і пратаколы AXI4-Lite.

(4) Атрымаць агляд ключавых аспектаў, звязаных з: → Прамысловы стандарт IP і дызайн SOC цыклаў → патокаў пакалення Gate Netlist → Фізічныя патокі дызайну (5) Зразумець, як сістэматычна планаваць, раздзел, рэалізаваць RTL і ствараць простыя testbenches для мадэлявання / адладкі малых і сярэдніх праектаў памер IP.

(6) Узмацненне даверу з базавай канструкцыяй IP з дапамогай ўкаранення і сэнсарнага тэставання іерархічнага IP з інтэрфейсам праграмавання AMBA APB MMR і асінхронным тактавай вобласці.

(7) Узмацненне гуку знаёмства з працай у прафесійнай асяроддзі распрацоўкі СБИС, якая ўключае ў сябе АС Linux, выкарыстанне праграмавання Perl для аўтаматызацыі і ModelSim для мадэлявання.

(8) Прыбярыце усе ўмовы, неабходныя для правядзення пробнага рэалізацыі RTL, мадэлявання, сінтэзу і схематычны аналізу на яго / яе асабістую машыну, выкарыстоўваючы эталонны лабараторны матэрыял і бясплатны інструмент EDA ўсталёўвае.

Хто павінен пайсці на гэты курс?

Электронікі аспіранты з базавымі ведамі лічбавага дызайну і трохі знаёмыя з Verilog кадаваннем, якія хочуць вывучыць інжынернае поле VLSI падрабязна, выходзіць за рамкі іх вучэбнай праграмы.

VLSI Майстры студэнтаў і спецыялістаў, якія ўваходзяць у дызайн і праверкі поля VLSI, якія хочуць пабудаваць сваю кар'еру, заснаваную на трывалым падмурку паняццяў трэба абавязкова ведаць і перадавой практыкі, прынятыя вядучымі кампаніямі прадукцыі СБИС.

VLSI энтузіястаў, якія хочуць стаць самадастатковым з RTL кадавання і мадэлявання з выкарыстаннем высокай якасці даведачнай / лабараторыі матэрыял і бясплатныя інструменты EDA.

Навошта вывучаць Асновы Professional СБИС Digital Design?

Практычнае веданне Digital Design з'яўляецца абавязковым для некалькіх электронных інжынерных катэгорый работ, пачынаючы ад праектавання ўзроўню платы, якая ўключае ў сябе PLD programmation, пры праектаванні сістэмы FPGA на аснове, для ASIC праектавання і праверак працоўных функцый.

Асновы дызайну курс Logosent VLSI Digital аптымізаваны для дапамогі новых абітурыентаў здабыць упэўненасць і скакаць-пачаць сваю кар'еру мінімізацыі патрабаванняў да нарастання пры ўваходзе гэтых катэгорый працоўных месцаў.

Студэнты могуць выкарыстоўваць вопыт і канцэпцыю, атрыманы з курсу не толькі для выканання з больш высокай упэўненасцю ў сумоўі, але і ў атрыманні дадаванага канкурэнтная перавагі ў напрамку становіцца высокапрадукцыйным VLSI прафесіянала.

Якія перадумовы для гэтага курса?

Перадумовы для прыняцця гэтага курса: (а) ступень бакалаўра Электронікі.

(Б) Базавыя веды па асновах лічбавага дызайну.

(С) Некаторы знаёмства з Verilog RTL кадавання і UNIX асновы будуць карысныя.

Які тэматычных даследаванняў будзе часткай курса?

Акрамя завяршэння лабараторных работ, з'яўляюцца наступнай міні-праекты, якія студэнты будуць працаваць на бліжэй да канца курса: (1) Іерархічная рэалізацыя канструкцыі, якая аб'ядноўвае зрух рэгістр з малюнкам выявіць і лічыльнік, які выкарыстоўвае шаблон выявіць стан як трыгер. Дызайн выкарыстоўвае некалькі гадзін-дамены з сінхранізацыяй. Студэнты будуць таксама рэалізаваць просты выпрабавальны стэнд для тэставання функцыянальнасці. будзе прадастаўляцца Код для спасылкі.

(2) ШІМ з праграмуемым IP-перыяду і інтэрфейс AMBA АПБ для programmation. Спасылка выпрабавальны стэнд будзе забяспечаны для праверкі наяўнасці свядомасці канструкцыі. Тым не менш, студэнты павінны будуць ажыццяўляць выпрабавальны стэнд самастойна пратэставаць канструкцыю.

Edureka Працэс сертыфікацыі:

У канцы курса, вы будзеце працаваць у рэжыме рэальнага часу праекта. Вы атрымаеце Пастаноўка задачы на ​​працу.

Пасля таго, як вы паспяхова ў рамках праекта (агляд эксперта), вам будзе ўручаны сертыфікат з прадукцыйнасцю на аснове класіфікацыі.

Калі ваш праект не быў зацверджаны ў 1-ай спробы, вы можаце ўзяць дадатковую дапамогу для любога з вашых сумневаў, каб зразумець канцэпцыі лепш і паўтарыць спробу праекта бясплатна.

This school offers programs in:
  • англійская


Апошняе абнаўленне July 30, 2017
Працягласць і кошт
This course is Анлайн
Start Date
Дата пачатку
Open Enrollment
Duration
Працягласць
Вочна-завочна
Price
кошт
211 USD
Locations
Індыя - Індыя Інтэрнэт
Дата пачатку: Open Enrollment
Заканчэнне прыёму заявак Запытаць інфармацыю
Дата заканчэння Запытаць інфармацыю
Dates
Open Enrollment
Індыя - Індыя Інтэрнэт
Заканчэнне прыёму заявак Запытаць інфармацыю
Дата заканчэння Запытаць інфармацыю